Design Waveにむけて

CPU作れるよう勉強しなきゃね。まずはパタヘネ読みましょう。

先ほど教えてもらった、verilogをメモ。

テストベンチファイルは、
iverilog filename_tb.v
でコンパイル。
vvp a.out
で実行。
次はファイル内の文法などに関して。